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# FPGA ULX3S (EPC5-85F)
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Un FPGA est un océan de portes reprogrammable. Plus puissant qu'un microcontrôlleur,
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on peut installer dessus un CPU ou du hardware spécialisé.
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Pour un example d'utilisation voir:
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- https://ulx3s.github.io/
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- https://github.com/ulx3s/blink/tree/main
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- https://blog.dave.tf/post/getting-started-fpga/
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Le board d'HackENS est un terrain de jeu avec plein d'IO :
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- de la SDRAM
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- une carte SD
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- un ESP32
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- des boutons
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- des leds
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- un port jack
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- un port hdmi
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- ...
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## Génération des fichiers verilog à partir de Bluespec
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```make
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PACKAGES = ./src/:+
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bsc \
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-verilog \
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-vdir $(RTL) -bdir $(BUILD) -info-dir $(BUILD) \
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-no-warn-action-shadowing -check-assert \
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-keep-fires -aggressive-conditions -show-schedule \
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-cpp +RTS -K128M -RTS -show-range-conflict \
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-p $(PACKAGES) -g mkTop -u $(TOP)
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```
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- ``` PACKAGES``` liste des dossiers dont les fichiers .bs et .bsv sont importés, le + représente la lib standard
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- ``` Top``` est le fichier principale
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- ``` mkTop``` est le module principale
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- ``` keep-fires``` utilise le sceduling intuitif: active chaque règne dés que possible (moins les conflits)
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- ``` aggressive-conditions``` je pense que c'est: si $e_1$ est gardé par la condition $c_1$ et $e_2$ est gardé par la condition $c_2$ alors $(c ? e_1 : e_2)$ a pour condition de garde $(c ? c_1 : c_2)$ plutot que $c_1 \lor c_2$, les conditions sont plus difficile à calculer mais c'est plus intuitif et ne demande pas de faire deux règles pour scheduler $e_1$ et $e_2$
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## Génération des LUT (look-up-table) avec yosys
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```make
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yosys -DULX3S -q -p "synth_ecp5 -abc9 -top mkTop -json mkTop.json" $(LIB)
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```
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- ``` LIB``` est la liste des fichiers verilog
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- ``` mkTop``` est le module verilog principale
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- ``` mkTop.json``` est la sortie de yosys
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- ``` -abc9``` est l'algorithme de génération des LUT par défault, parfois il crash (je pense à cause des inout qui ne sont pas entièrement supporter), dans ce cas utiliser ``` -noabc9``` semble marcher
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## Rooting avec nextpnr
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```make
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nextpnr-ecp5 --85k --json mkTop.json \
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--lpf ulx3s.lpf \
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--textcfg mkTop.config
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```
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- ``` ulx3s.lpf``` fichier qui map les variables verilog sur les pins
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- ``` --85k``` nombre de LUT du FPGA
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- on peut ajouter ``` -gui``` pour avoir une interface graphique et voir le placement sur le FPGA
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## Génération du bitstream avec ecppack
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```make
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ecppack mkTop.config mkTop.bit
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```
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## Flash du fpga avec fujprog
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```make
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fujprog mkTop.bit
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```
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Il faut que le tty du fpga soit accessible par l'utilisateur courant!
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## Nix
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On peut tout installer avec ce nix-shell:
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```
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{ pkgs ? import <nixpkgs> {} }:
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pkgs.mkShell {
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buildInputs = [
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pkgs.bluespec
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pkgs.verilator
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pkgs.verilog
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pkgs.gtkwave
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pkgs.openfpgaloader
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pkgs.yosys
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pkgs.nextpnrWithGui
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pkgs.trellis
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];
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shellHook = ''
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export BLUESPECDIR=${pkgs.bluespec}/lib
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'';
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}
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```
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